第 1 到 16 筆結果,共 16 筆。
公開日期 | 標題 | 作者 | 來源出版物 | scopus | WOS | 全文 | |
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1 | 2008 | 多媒體系統無線傳輸介面之研發-子計畫五:以內建自我測試為基礎的ADC/DAC校正與修復技術之研發(1/3) | 黃俊郎 | ||||
2 | 2008 | 可應用於軟性電子的TFT電路設計技術之開發-子計畫五:適用於軟性顯示器TFT陣列的缺陷容忍技術之開發(2/3) | 黃俊郎 | ||||
3 | 2008 | 可應用於軟性電子的TFT電路設計技術之開發-子計畫五:適用於軟性顯示器TFT陣列的缺陷容忍技術之開發(1/3) | 黃俊郎 | ||||
4 | 2006 | On-chip random jitter testing using low tap-count coarse delay lines | JIUN-LANG HUANG | Journal of Electronic Testing: Theory and Applications (JETTA) | 2 | 1 | |
5 | 2006 | A low-cost jitter measurement technique for BIST applications | JIUN-LANG HUANG ; J.-J. Huang; Y.-S. Liu | Journal of Electronic Testing: Theory and Applications (JETTA) | 6 | 4 | |
6 | 2006 | A period tracking based on-chip sinusoidal jitter extraction technique | C.-Y. Kuo; JIUN-LANG HUANG | Proceedings of the IEEE VLSI Test Symposium | 8 | 0 | |
7 | 2005 | 子計畫三:高速資料傳輸系統的可測試性設計技術(2/3) | 黃俊郎 | ||||
8 | 2005 | 類比前端電路的內建自我測試技術 | 黃俊郎 | ||||
9 | 2005 | A Fabrication Process Variation Based Approach to Evaluate Design-for-Test Techniques | Y. R. Chen; J. L. Huang; JIUN-LANG HUANG | Bulletin of the College of Engineering | |||
10 | 2005 | 製程偏移對可測試性設計技術效能影響的評估 | 陳逸任; 黃俊郎 ; Chen, Yi-Ren; Huang, Jiun-Lang | Bulletin of the College of Engineering | |||
11 | 2004 | 子計畫四:類比前端電路的內建自我測試技術 | 黃俊郎 | ||||
12 | 2004 | 子計畫三:高速資料傳輸系統的可測試性設計技術(1/3) | 黃俊郎 | ||||
13 | 2003 | 高速串列通信傳送媒介之測試 | 黃俊郎 | ||||
14 | 2003 | A low-cost jitter measurement technique for BIST applications | J. J. Huang; JIUN-LANG HUANG | Proceedings of the Asian Test Symposium | 18 | 4 | |
15 | 2003 | 子計劃六:可重組化運算之測試設計(I) | 黃俊郎 | ||||
16 | 2003 | Practical Considerations in Applying-Modulation-Based Analog BIST to Sampled-Data Systems | Hong, Hao-Chiao; Huang, Jiun-Lang ; Cheng, Kwang-Ting; Wu, Cheng-Wen; Kwai, Ding-Ming | IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing |