https://scholars.lib.ntu.edu.tw/handle/123456789/173534
標題: | 多媒體通訊系統中可重組化運算技術之研究─子計畫四:可重組化通訊運算引擎的設計與實現(2/3) | 作者: | 吳安宇 | 關鍵字: | 可重組化;可重組化通訊引擎;地面數位電視廣播;Reconfigurable;Reconfigurable Communication Engine;DVB-T | 公開日期: | 2004 | 出版社: | 臺北市:國立臺灣大學電子工程學研究所 | 摘要: | 隨著2G/2.5G/3G 高速通訊時代來臨,多標準/多模式共存(Multi Standard/Multi Mode) 和單一標準多模式(Multi-Mode in Single Standard)的通訊系統己成為一種趨勢,以便能夠 提供各種不同的通訊傳輸服務。在本計畫第一年中,我們已經完成通訊系統中維特比解碼 器(Viterbi Decoder)、里德所羅門的編碼、解碼器(Reed-Solomon Encoder/Decoder)及快 速傅立葉轉換處理器(Fast Fourier Transform, FFT)等三個常用模組的可重組化,本年度我 們要利用以上的可重組化通訊引擎(Reconfigurable Communication Engine, RCE),整合成 一個多模式的通訊系統。 我們選擇的歐規地面數位電視廣播(Digital Video Broadcasting-Terrestrial, DVB-T)是 下一代的數位電視規格,也是未來的視訊主流,使用編碼正交分頻多工(Coded Orthogonal Frequency Division Multiplexing, COFDM)技術,使用快速傅立葉轉換處理器解調,FFT 點 數有2k、8k 點兩種模式,錯誤更正碼分別採用維特比解碼器、里德所羅門解碼器為內、外 解碼。維特比解碼器的多項式為(171,133)oct,編碼率(code rate)有1/2、2/3、3/4、5/6 與7/8 五種模式,而里德所羅門解碼器使用的使用的模式為RS(204, 188, t = 8)。 我們先以Simulink 建立各模組,完成系統整合,模擬浮點數運算來驗證功能正確,並 模擬固定點數運算做硬體位元最佳化。然後使用對應的可重組化通訊引擎,並控制操作在 對應的模式,並加入其他模組,如解交錯器(Deinterleaver)、頻域等化器(Frequency Equalizer, FEQ),完成硬體整合,並以軟體Simulink 產生的資料作驗證。藉由適用於多標準的可重組 化通訊引擎,我們可以重複使用(reuse)現有的模組,方便快速的建立起所要的通訊系統。 With the advent of the 2G/2.5G/3G high-speed telecommunication, the communication system of multi-standard / multi-mode and the multi-mode in single standard has become a trend as to offer a variety of communication services. In the 1st year of this project, we have finished the following three Reconfigurable Communication Engines (RCE), which are common in communication systems, Viterbi decoder, Reed Solomon encoder/decoder, and Fast Fourier Transform (FFT) processor. This year we integrate these three RCEs into a multimode communication system. The chosen standard, Digital Video Broadcasting-Terrestrial (DVB-T), is the next generation of digital television, which is the future trend of video. DVB-T adopts Coded Orthogonal Frequency Division Multiplexing (COFDM) technology. FFT processor used for demodulation has 2k and 8k mode. Forward Error Correction (FEC) adopts Viterbi decoder and Reed Solomon decoder to be inner decoder and outer decoder. Viterbi decoder with generation polynomial (171, 133)oct support 5 kinds of code rate, 1/2、2/3、3/4、5/6 and 7/8. And RS(204, 188, t = 8) Reed Solomon code is adopted. We use Simulink to build up each module for system integration. First floating point simulation is performed for functional verification and then fixed point simulation for hardware wordlength optimization. Configure the RCE and integrate with the other necessary modules like deinterleaver and FEQ. Verify the system with pattern generated by Simulink. By utilizing RCE which meets various communication standards, we can reuse modules and build up communication systems fast. |
URI: | http://ntur.lib.ntu.edu.tw//handle/246246/20011 | 其他識別: | 922215E002020 | Rights: | 國立臺灣大學電子工程學研究所 |
顯示於: | 電子工程學研究所 |
檔案 | 描述 | 大小 | 格式 | |
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