A Delay Locked Loop using Shifted-Averaging technique

Date Issued
2003
Date
2003
Author(s)
張湘輝
DOI
20060927122802632298
URI
Abstract
延遲鎖相迴路(Delay Locked Loops, DLL) 可視為一種時脈的緩衝器，它能將輸出時脈的相位和 輸入時脈的相位，利用電壓控制延遲電路，使得輸出時脈的相位和輸入時脈的相位能夠同步。延遲 鎖相迴路通常運用在需要低抖動及精準相位的時脈產生器的系統中。利用傳統延遲鎖相迴路極的架 構，僅僅只能確保最後一級，會和輸入的時脈信號同相位，但無法保証中間輸出級是等相位輸出。 也就是說，傳統延遲鎖相迴路，每一級之間的延遲都會有一個誤差。這樣的結果會造成延遲鎖相迴 路輸出訊號間相位不匹配使得後級電路取樣困難度增加。為了要解決因為不匹配所造成的問題。我 們提出一種叫做轉移平均(shifted averaging)的方法，減少因為差動對(differential pair)中，因為不匹 配所造成的誤差電壓(error voltage)。此方法在不增加任何硬體和功率消耗下可以對延遲鎖相迴路內 部輸出級分別做靜態及動態平均。以改善其靜態誤差(static phase error)及輸出抖動( jitters)。
Publisher
臺北市:國立臺灣大學電機工程學系
Type
thesis
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