Design and Implementation of Digital Baseband Transceiver for SCM-based VDSL System

近年來隨著網際網路的蓬勃發展，使用者對頻寬的需求也日益增加，各種寬頻存取的技術與研究也應運而生，超高速數位用戶迴路(VDSL)技術乃利用固有的電話線路來達到寬頻存取，為其中一種十分經濟且具潛力的解決方案，其高速的傳輸率可有效因應未來高頻寬的需求，並可望取代目前較普及的非對稱數位用戶迴路(ADSL)技術成為下一世代寬頻網路的主流。
本論文為設計並實現一個適用於ANSI T1E1委員會所提出的以單一載波調變的超高速數位用戶迴路傳輸系統，包括傳送機與接收機。首先闡述了關於超高速數位用戶迴路之標準及傳輸通道模型，隨後並提出了基頻傳送機及接收機的架構。在發送端，訊號經過李德-所羅門編碼器(Reed-solomon encoder)等弁鈰炩臛B理後，使用一個正交振幅調變(QAM)器來調變訊號並符合發射必v頻譜遮罩；在接收端，則使用QAM解調器來解調，而為了解決信號在有限頻寬通道傳送時受到的信號間干擾(ISI)，採用一套非全信號週期之可適性等化器(Fractionally spaced adaptive equalizer)來消除這嚴重的干擾，等化器在起始時使用盲目等化法(Blind equalizer)，其利用實際傳輸的資料來更新數位等化器的參數，藉由最小均方誤差法(LMS algorithm)，等化器可以提供足夠的信號雜訊比(SNR)。此外，一個符元率之全數位式時序回復電路(All digital timing recovery)用來調整類比數位轉換器(ADC)之最佳相位，其中包含一個數位控制式震盪器(DCO)。
在硬體實現部分，我們首先使用了Altera公司的FPGA開發平台(Stratix EP1S80 DSP development board)配合Quartus II軟體來達成高效率的系統硬體驗證。最後整個晶片的實現是使用0.18μm CMOS製程，其面積約為3.5x3.5 mm2，在1.8伏特的操作電壓下消耗必v約為175mW。