https://scholars.lib.ntu.edu.tw/handle/123456789/151566
標題: | 數位視訊傳輸之前饋式錯誤修正碼之快速雛形機設計技術與
超大型積體電路架構設計(Ⅲ) Rapid Prototyping and VLSI Architecture of the Feed-forward Error Correction Subsystems for Digital Video Transmission (Ⅲ) |
作者: | 吳安宇 | 關鍵字: | 智慧專利;電腦輔助電路設 計;數位信號處理;交織編碼;李德-所 羅門編解碼器;自動化設計;Intellectual property (IP);Computer-aided design (CAD);Digital signal processor (DSP);Reed-Solomon codec;Interleaver/De-interleaver;Design automation | 公開日期: | 31-七月-2001 | 出版社: | 臺北市:國立臺灣大學電機工程學系暨研究所 | 摘要: | 由於現今超大型積體電路(VLSI)的 快速發展,“單晶片系統”逐漸成為主 流。這種新的積體電路設計方式的複雜 度比傳統的設計高出許多,所以使用快 速雛型產生器及智慧專利(IP)設計模組 的再利用可以減少設計人員的負擔及提 高設計效率。 在本子計畫中,我們將發展一項以 設計經驗為基礎的電腦輔助設計(CAD) 工具來協助IC 設計者來設計我們群計 畫 “數位視訊傳輸系統” 中所需要的前 饋式錯誤修正(FEC)子系統。本CAD 工 具可接受系統規格,如李德所羅門(RS) 編解碼系統的m,n,t 值,再根據設計 流程方法產生可合成的高階硬體描述語 言(Verilog-HDL)碼,以供特定應用積體 電路(ASIC)或現場可程式邏輯閘陣列 (FPGA)使用。因此,系統IC 設計者可節 省在FEC 模組上花太多設計時間,而將 設計焦點集中於系統層次的課題,以符 合單晶片系統設計的潮流。 我們首先完整地完成一次RS 碼及 交織編碼(Interleaver / De-interleaver)的 ASIC 設計流程,以瞭解設計技術。此經 驗將成為以暫存器轉換階層(RTL)來實 現FEC 的設計方法的依據。然後,我們 將上述結果納入CAD 工具的設計流 程。我們認為這項研究成果是朝向 “以 CAD 發展數位信號處理(DSP)” 的基礎 步驟。而且也提供了一項在通訊系統中 利用可規劃式自動IP 產生器來產生快速 雛型的例子。 Recent rapid progress in VLSI technology has led to an emerging theme - “System-on-a-chip.” The complexity of new design paradigm is much higher than conventional IC designs. Hence, it calls for rapid prototyping and design reuse of major IP modules so as to alleviate the designer's effort and to speed up the design process. In this project, we will develop a knowledge-based CAD tool to assist the IC designers with the Feed-forward Error Correction (FEC) subsystems in our group project - “Digital Video Transmission System.” The CAD tool can take the system specification such as m, n, t of Reed Solomon (RS) codec. Then the code generator will follow the design methodology to automatically generate synthesizable Verilog codes for ASIC and/or FPGA implementations. Thus, the system IC designer can focus on system-level design issues without going through tedious designs of the FEC modules. We first go through the complete ASIC design flow to explore the design techniques in RS codec and Interleaver / De-interleaver. The design experience will be formulated to form the complete design methodology of the FEC modules at the register-transfer level (RTL). Then we incorporate the knowledge into our CAD tool design flow. We consider this research work as our first step towards the emerging area-CAD for DSP. Also, it provides a good example for rapid prototyping of a reconfigurable IP design in communication system. |
URI: | http://ntur.lib.ntu.edu.tw//handle/246246/7822 | 其他識別: | 892218E002109 | Rights: | 國立臺灣大學電機工程學系暨研究所 |
顯示於: | 電機工程學系 |
檔案 | 描述 | 大小 | 格式 | |
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