https://scholars.lib.ntu.edu.tw/handle/123456789/151857
標題: | 百萬閘單晶片系統之設計方法論─子計畫一
單晶片系統之接線分析與平面規劃之研究 Research on Interconnect Analysis and Floorplanning for SOC |
作者: | 陳少傑 | 關鍵字: | 晶片系統;平面規劃;緩衝器;全 域繞線器 | 公開日期: | 31-七月-2002 | 出版社: | 臺北市:國立臺灣大學電機工程學系暨研究所 | 摘要: | 一般而言,要最佳化IC 的性能必須盡 可能的減少連線延遲。而欲達成此目標的一 個最好方法莫過於在長的連線當中加入緩 衝器,從而使整體的延遲值降低。我們這個 研究針對多條線的繞線與緩衝器擺置的問 題作處理。我們的方法不同於以往的做法在 於:我們在一個步驟中同時解決繞線與緩衝 器擺置的問題,而並非將他們一分為二。我 們的方法將線的密集度、緩衝器的密集度以 及每條線的延遲值設為限制;而之前的研究 都只將其中之一或二作為限制。 為此我們開發出結合緩衝器擺置之全 域繞線器,並提出曼哈頓最短距離緩衝器插 入法、及以迷宮繞線法為基礎之緩衝器間繞 線法,其中曼哈頓最短距離緩衝器插入法的 處理速度相當快,甚至可以直接整合至平面 規劃的反覆式演算法,因而提高平面規劃解 的可繞性。 In general, optimizing IC performane needs to reduce the interconnect delay as much as possible. To achieve this goal, buffers are added in a long net to reduce its delay value. In this work, we try to solve the multi-net routing and buffer insertion problem by a new method. Instead of dividing the problem into different stages, our method tries to route and insert buffers simultaneously. Our method also considers net congestion constraint, buffer congestion constraint and delay target of each net as our algorithm constraints, which have not been considered in all previous works. Thus, we have developed a global router combined with buffer-insertion for SoC design automation. The global router includes a Manhattan Routing (MR) algorithm and a Maze-based Between-buffer Routing (MBR) algorithm, where the processing speed of MR is quite fast that it can be integrated into the iterative floorplanning algorithm to promote the routability of a floorplan solution. |
URI: | http://ntur.lib.ntu.edu.tw//handle/246246/7871 | 其他識別: | 902215E002009 | Rights: | 國立臺灣大學電機工程學系暨研究所 |
顯示於: | 電機工程學系 |
檔案 | 描述 | 大小 | 格式 | |
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