https://scholars.lib.ntu.edu.tw/handle/123456789/294327
標題: | A 0.8V 0.77mW at 50MHz 128Kb Four-Way Set-Associative 2-Level CMOS Cache Memory Using Two-Stage WLOTC/BLOTC Tag-Compare Scheme and Sense Wordline/Bitlines (SWL/SBL) Tag Sense Amps with an 8-T Tag Cell in Level 2 and a 10-T Shrunk Logic Swing (SLS) Memory | 作者: | J. B. Kuo P. F. Lin JAMES-B KUO |
公開日期: | 九月-2001 | 來源出版物: | European Solid-State Circuits Conference (ESSCIRC) | URI: | http://scholars.lib.ntu.edu.tw/handle/123456789/294327 |
顯示於: | 電機工程學系 |
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