https://scholars.lib.ntu.edu.tw/handle/123456789/309297
標題: | Layout techniques for on-chip interconnect inductance reduction | 作者: | Tu, S.-W. Jou, J.-Y. Chang, Y.-W. YAO-WEN CHANG |
公開日期: | 2004 | 起(迄)頁: | 269-273 | 來源出版物: | Asia and South Pacific Design Automation Conference, ASP-DAC | URI: | http://www.scopus.com/inward/record.url?eid=2-s2.0-2442531922&partnerID=MN8TOARS http://scholars.lib.ntu.edu.tw/handle/123456789/309297 |
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