https://scholars.lib.ntu.edu.tw/handle/123456789/329305
標題: | A bit-level pipelined VLSI architecture for the running order algorithm | 作者: | Chen, C.-T. Chen, L.-G. Hsiao, J.-H. LIANG-GEE CHEN |
公開日期: | 1997 | 卷: | 45 | 期: | 8 | 起(迄)頁: | 2140-2144 | 來源出版物: | IEEE Transactions on Signal Processing | URI: | http://www.scopus.com/inward/record.url?eid=2-s2.0-0031198689&partnerID=MN8TOARS http://scholars.lib.ntu.edu.tw/handle/123456789/329305 |
DOI: | 10.1109/78.611236 |
顯示於: | 電機工程學系 |
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