施吉昇臺灣大學：資訊工程學研究所連政閔Lien, Cheng-MinCheng-MinLien2007-11-262018-07-052007-11-262018-07-052006http://ntur.lib.ntu.edu.tw//handle/246246/53801隨著製程不斷的進步，在系統晶片中匯流排跟傳統的印刷電路板匯流排的架構與需求是有很大不同的。以系統晶片匯流排來講，對於效能與花費的考慮是更加的重要。除此之外，我們可以對不同的應用與需求對系統晶片上的匯流排架構做客製化的設計，因此在這個過程中，我們就必須要有一連串有成效且有效率的設計方法。在這篇論文中，我們提出了一個迴圈式的經驗法則設計方法，目的是在設計匯流排架構的過程中將匯流排的數目降到最小，並且決定每一個共享記憶體所放置的記憶體位置。這個方法提供了一個快速的匯流排效能分析，並且建立一個低花費的晶片匯流排架構，並且我們對這個方法做了許多不同環境下的模擬實驗，在一連串得到近似最佳解的實驗下我們可以印證我們所提出的設計方法的效力。On SoC platforms, subsystems are connected by buses on a single chip. Unlike traditional bus architecture on PCB, the bus architecture on SoC has dramatic performance effect and cost concerns. In addition, the bus architecture can now be customized for each custom SoC design, It is required for an effective and efficient bus architecture methodology. In this thesis, we proposed an iteratively heuristic approach to minimize the number of buses being used in an SoC and the location of local memory and shared. The approach gives and fast performance estimation and construct the low-cost on-chip bus architecture. The capability of the proposed approach is evaluated by extensive simulations, for which we have encouraging results.List of Figures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . vii List of Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . viii Chapter 1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 1.1 Motivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 1.2 Objectives and Contributions . . . . . . . . . . . . . . . . . . . . . . . . . 3 1.3 Thesis Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 Chapter 2 RelatedWork and Problem Modeling . . . . . . . . . . . . . . . . . 5 2.1 Background . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 2.2 RelatedWork . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 2.3 Problem Modeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 2.4 Problem Definition and Hardness . . . . . . . . . . . . . . . . . . . . . . . 11 2.4.1 Hardness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 Chapter 3 3 Step Bus Architecture Generate Algorithms . . . . . . . . . . . . . 15 3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 3.2 Initial Communication Architecture Generation . . . . . . . . . . . . . . 16 3.3 Architecture Evaluation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 3.3.1 Bus Reservation Schedule Generation . . . . . . . . . . . . . . . . 18 3.3.2 The Shared Memory Allocation . . . . . . . . . . . . . . . . . . . . 19 3.4 Heuristic Cost Down of The Communication Architecture . . . . . . . . 22 3.5 Branch and Bound Search-Based Algorithm . . . . . . . . . . . . . . . . . 24 3.5.1 Branch Method . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 3.5.2 Bounding Method . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 Chapter 4 Performance Evaluations . . . . . . . . . . . . . . . . . . . . . . . . . 26 4.1 Experiment Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 4.2 Experiment Result . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27 Chapter 5 Conclusion and FutureWork . . . . . . . . . . . . . . . . . . . . . . . 32 5.1 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 5.2 FutureWork . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34en-US晶片匯流排On-Chip BusMulti-Busthesis