闕志達臺灣大學：電子工程學研究所林修民Lin, Hsiu-MinHsiu-MinLin2007-11-272018-07-102007-11-272018-07-102005http://ntur.lib.ntu.edu.tw//handle/246246/57444在本論文中，我們提出一個適合使用在通用不規則性低密度奇偶檢查碼(Low Density Parity Check) 的可重置解碼器架構，首先、我們先調查低密度奇偶檢查碼的各種特性、種類和編碼。其次、我們研究各種低密度奇偶檢查碼的解碼演算法並且根據目前打算使用低密度奇偶檢查碼做為通道編碼的通訊系統的規格、如無線區域網路、都會無線網路和百億位元乙太網路等提出一個可以重置的解碼架構。我們使用內容位址記憶體(Content Address Memory)做為廣播式(Broadcast)存取的基本單元，這樣的架構可以變換各種不同的通訊標準來達到通用的目的。我們接下來使用上述的三種通訊規格提出演算法搭配架構來做C的定點數模擬以及硬體描述語言的設計。最後、我們使用FPGA來做整個設計的量測結果。由於實驗室FPGA容量大小的限制，我們另外提出一個比較小的版本來驗證整個架構的可行性，經過實證，我們的架構可以有效的解碼包含上述通訊規格的各種非規則的低密度奇偶檢查碼。In this paper, we propose a reconfigurable decoder architecture suitable for generic irregular LDPC (Low Density Parity Check) decoding. First of all, we study LDPC property in detail. Secondly, we survey the LDPC various decoding algorithms and propose an architecture that implements the decoding algorithm with reconfigurability according to standard or specification which adopt LDPC as the channel code, such as IEEE 802.11n proposals, IEEE 802.16d and IEEE 802.3an. The architecture is a broadcast-based architecture with Content Address Memory (CAM) that can decode various kinds of parity check matrices. Finally, the decoder has been verified in C and RTL code for three different parity check matrices. FPGA prototyping is also conducted and successfully tested for a case with smaller parity check matrix due to the limitation in the FPGA device. After normal verification and FPGA measurement, our architecture has been demonstrated to decode efficiently.目錄： i 圖示列表： v 表格列表： vii 第一章 緒論 1 I.1 研究動機 1 I.2 現代通訊系統 3 I.3 錯誤更正碼的重要性 5 I.4 論文組織介紹 7 第二章消息理論與通道編碼 9 II.1雪農(Shannon)通道容量理論 9 II.2最佳可能性解碼(Maximum Likelihood Decoding) 10 II.2.A 硬性判決(Hard decision) 11 II.2.B 軟性判決(Soft decision) 11 II.3通道編碼(Channel Code)的基本觀念 12 II.3.A 產生矩陣(Generation Matrix)與奇偶檢查碼(Parity Check) 13 II.3 B 循環碼(Cyclic Code) 14 II.4傳統重要編碼系統介紹 14 II.4.A 里德索羅門碼(Reed Solomon Code) 14 II.4.B 迴旋碼(Convolutional Code) 15 II.5新世代編碼系統介紹 17 II.5.A 渦輪迴旋碼(Turbo Convolutional Code) 17 II.5 B 渦輪乘積碼(Turbo Product Code) 18 第三章 低密度奇偶檢查碼與相關演算法 21 III.1 介紹低密度奇偶檢查矩陣 21 III.1.A 規則性(Regular)低密度奇偶檢查碼 22 III.1.B 不規則(Irregular)性低密度奇偶檢查碼 23 III.1.C 隨機產生的H 24 III.1.D 固定產生(Determined)的H 25 III.2 低密度奇偶檢查碼之編碼 26 III.3 可靠傳遞(Belief propagation)解碼演算法 27 III.4 對數域(Log domain)可靠傳遞解碼演算法 30 III.4.A 最小集合演算法(Min sum decoding algorithm) 31 III.4.B 最小集合與補償因素演算法(Min sum plus correct factor algorithm) 31 III.5演算法效能模擬結果與比較 32 III.6 硬體設計的考量 33 第四章 低密度奇偶檢查碼之可重配置解碼器之規格與系統模擬 37 IV.1架構的動機介紹 37 IV.2 提出架構的支援規格 37 IV.2.A 下一代無線網路(IEEE 802.11n) 38 IV2.B 無線都會區域網路(IEEE 802.16) 38 IV2.C 數位視訊廣播衛星標準(DVBS2) 39 IV2.D 銅線百億位元乙太網路標準(IEEE 802.3an) 39 IV.3 不同通道模型下的軟性訊息產生方式 41 IV.3.A 白色高斯雜訊(AWGN)通道 42 IV.3.B 多路徑衰降(Multi-path fading)通道 43 IV4系統運作方式簡介 46 IV.5定點數模擬結果 48 第五章 低密度奇偶檢查碼之可重配置解碼器單元硬體架構設計 51 V.1副區塊處理器(Sub-block Processor) 51 V.1.A 內容位址記憶體(Content Address Memory) 51 V.2列處理器(Row Processor) 53 V.2.A查表電路(Look-up Table) 55 V.3行處理器(Column Processor) 57 V.4控制單元(Control unit) 62 V.5解碼器全系統之RTL驗證結果 64 V.6 FPGA量測結果 66 第六章 結論與展望 69 參考資料 713647456 bytesapplication/pdfen-US低密度奇偶檢查碼內容位址記憶體廣播式通用型LDPCLow Density Parity CheckCAMBroadcastirregularGeneric[SDGs]SDG3thesishttp://ntur.lib.ntu.edu.tw/bitstream/246246/57444/1/ntu-94-P92943006-1.pdf