黃鐘揚臺灣大學：電子工程學研究所胡敏寬Hu, Min-KuanMin-KuanHu2007-11-272018-07-102007-11-272018-07-102006http://ntur.lib.ntu.edu.tw//handle/246246/57520In modern IC design flow, verification and debugging consume most of the design time. Therefore, it is a good idea to make a verification plan before the design process starts. A verification plan adopts organized and systematic approaches to ensure good quality of the design. A traditional verification plan involves simulation of the design and compares the result with a golden model. However, it suffers from the deficiency in coverage and debugging capability. As the recent verification methodology evolves, various new techniques are proposed. In this thesis we adopted both the traditional approaches and new ones in balance to compensate each other and archive high quality of design. We conducted our design verification in the Register Transfer Level (RTL). Our objective was to find as many bugs in the RTL as we can so that we may treat it as a golden model for the verification in the later design stages. The design under verification (DUV) was implemented by Hung Chi Chang as his master thesis in GIEE NTU. We took his thesis as the design specification.Table of Contents Part 1 Introduction of the Design under Verification 1. Architecture of MIPS Processor Design … … … … … … … … … … ... ................ 1 1-1 Instruction Classification … … … … … … … … … … … … … … … .................... 1 1-2 Pipeline … … … … … … … … … … … … … … … … … … … … … … .. ................. 2 1-3 Register and Memory … … … … … … … … … … … … … … … … … ................. 4 1-4 Data Hazard and Forwarding … … … … … … … … … … … … … … . ................ 5 1-5 Branch Hazard and Branch Target Buffer … … … … … … … … ...... ................ 6 2. Verification Plan … … … … … … … … … … … … … … … … … … … … . ................ 7 2-1 Previous Works … … … … … … … … … … … … … … … … … … ....................... 7 2-2 Our Proposed Verification Plan … … … … … … … … … … … … … .................. 8 3. Tools Used in the Verification Plan … … … … … … … … .… … … … ................ 10 Part 2 Verification Effort of the Design 4. Linting … … … … … … … … … … … … … … … … … … … … … … … .................... 11 5. Simulation … … … … … … … … … … … … … … … … … … … … … … .................. 13 5-1 Golden Model … … … … … … … … … … … … … … … … … … … ................... 13 5-2 Directed Simulation … … … … … … … … … … … … … … … … … .................. 16 5-3 Random Simulation … … … … … … … … … … … … … … … … … .................. 18 5-4 Coverage Report… … … … … … … … … … … … … … … … … … ... ................. 22 6. Formal Method … … … … … … … … … … … … … … … … … … … … ................. 25 6-1 Partition of the Design … … … … … … … … … … … … … ....… … .................. 25 6-2 Property List of the Partitioned Component … … … ....… ..… … ................... 25 7. Comparison of Various Methods in the Verification Flow … ......... ................... 37 5 8. Summary and Conclusion … … … … … … … … … … … … … … … … .................... 39 9. References … … … … … … … … … … … … … … … … … … … … … ...… ................... 421969910 bytesapplication/pdfen-US驗證正規驗證MIPSverificationformal verificationthesishttp://ntur.lib.ntu.edu.tw/bitstream/246246/57520/1/ntu-95-R93943096-1.pdf