國立臺灣大學電子工程學研究所郭正邦2006-07-262018-07-102006-07-262018-07-102004-07-31http://ntur.lib.ntu.edu.tw//handle/246246/20015application/pdf774625 bytesapplication/pdfzh-TW國立臺灣大學電子工程學研究所用於低電壓高速超大型積電之100 奈米絕緣體上矽具LDD 之 金氧半SPICE 元件模型(1/3)A Compact Threshold Voltage Model for Gate Misalignment Effect of DG FD SOI nMOS Devices Considering Fringing Electric Field Effectsreport2-s2.0-1942454330WOS:000220458000011http://ntur.lib.ntu.edu.tw/bitstream/246246/20015/1/922218E002029.pdf