闕志達臺灣大學：電子工程學研究所謝博鈞Hsieh, Po-ChunPo-ChunHsieh2007-11-272018-07-102007-11-272018-07-102004http://ntur.lib.ntu.edu.tw//handle/246246/57484在本論文中我們呈現了一種新型的延遲線(delay line)的電路設計。研究中所採用的延遲線架構是環狀計數器型延遲線(ring counter based delay line)，以環狀計數器(ring counter)來當作位址指定器，並以鎖存器陣列(latch array)來當作儲存資料的區塊。 為了降低延遲線的功率消耗，我們採用了閘式時脈(gated clock)的環狀計數器。雖然閘式時脈的環狀計數器並非我們首創，但是我們改進了原本閘式時脈環狀計數器的「致能」信號產生器，並設計了一種樹狀閘式時脈驅動器(gated-clock driver tree)的架構，而後採用雙緣觸發暫存器(double-edge-triggered flip flop)，利用這三種方式來降低環狀計數器的功率消耗。在鎖存器陣列的儲存資料區塊方面，我們亦採用環狀計數器中樹狀閘式驅動器的概念，作為資料輸入、輸出端的驅動器。根據這些方法，我們大幅降低了信號的負載，於是使的功率消耗大幅降低。In this thesis we present a new delay line circuit design. The structure of delay line we adopt in our design is ring counter based delay line, which consists of a ring counter and a latch array. The ring counter works as an address decoder and the latch array is a storage block. In order to lower the power consumption of delay line, gated-clock structure is used, but the original gated-clock ring counter structure in the reference still consumes more power. We improve the gated-clock ring counter structure with a new “enable” signal generation circuit to save the power, and the gated-clock driver tree architecture is designed to reduce the load of clock signal. On the other hand, the double-edge-triggered flip flop is also adopted to lower the clock frequency. In the latch-array storage block, the concept of gated driver tree is also used to replace the I/O drivers with multiplexers and demultiplexers. The application of multiplexers and demultiplexers also reduce the load of I/O data.第一章 緒論 ……………………………………………………………………………...………….....1 I.1 研究動機 .…..……………………………………………………………………...…………...1 I.2 論文組織介紹 ..………………………………………………………………………………..2 第二章 延遲線架構 …..………………….…………………………………………………………...3 II.1常用的延遲線 ..………………………………………………………………………….……..3 II.1.A移動式暫存器(Shift Register)延遲線 ….………………………………………….3 II.1.B記憶體合成之延遲線 .…………………..………………………………….……….3 II.2環狀計數器型延遲線架構 ………………………………………………………….………4 II.2.A鎖存器(Latch)陣列 ………………………..………………………………….……….4 II.2.B環狀計數器 ………………………………...………………………………………….5 II.2.C環狀計數器型延遲線的特性 ………….………………………………………….6 II.3閘式時脈(gated clock)環狀計數器 ………………………………………………………...8 II.3.A多餘的功率消耗 ………………………….………………………………………….8 II.3.B閘式時脈架構 ……………………………..………………………………………….8 II.3.C需要時脈信號的控制邏輯 …………...………………………………………….10 第三章 新型低功率環狀計數器架構設計 ..…………………………………………….…….13 III.1 C-元件（C-element）的使用 ………………………………………………………………..13 III.2減輕控制邏輯的功率消耗 …..……………………………………………………….…..15 III.2.A利用內部時脈信號的控制邏輯 ………………………………….……….……15 III.2.B不需要時脈信號的控制邏輯 ………..…………………………………….……17 III.3區塊內暫存器個數與樹狀時脈的功率 ……...……………………………………..…20 III.4樹狀閘式時脈驅動器(gated-clock-driver tree) ……………………………………..…..21 III.4.A閘式時脈觀念的重複使用 ………………………………………...….…………21 III.4.B樹狀閘式時脈驅動器 ………………….………………………………………….21 III.4.C樹狀閘式時脈驅動器的最差情形(worst case) ……..…………………….…23 III.5樹狀閘式時脈驅動器的控制信號 ………………………………………………...…...24 III.5.A 「致能」信號與OR邏輯閘的使用 ………………………….…………..……...24 III.5.B 「致能」信號與C元件的使用 …….………………………………….………...26 III.5.C環狀計數器的輸出C元件的使用 …………………..………………………...27 III.6雙緣觸發式暫存器（Double Edge Trigger Flip-Flop） …………...……………………..28 III.6.A雙緣觸發暫存器架構 ………………………………………….…….……………28 III.6.B使用雙緣觸發暫存器的環狀計數器 ...….……………………………………31 III.7環狀計數器的功率消耗比較 ……………………………………………..……………..32 III.8結論 …………...………………………………………………………………………………..33 第四章 新型低功率延遲線設計 …………………………………………………………………39 IV.1樹狀閘式驅動器的應用--解多工器（Demultiplexer）與多工器（Multiplexer） .…..39 IV.1.A輸入資料驅動器--解多工器 ……………………………………….……………41 IV.1.B使用特殊邏輯的多工器 ………………………………………………….………42 IV.1.C使用新「致能」信號的多工器 ……………………………..……………………45 IV.2超低功率延遲線佈局圖設計與模擬結果 …….……………………………….……..47 IV.2.A面積、速度、功率的考量 …………………………………………………………48 IV.2.B佈局圖設計 ……………………………….…………………………………………49 IV.2.C模擬結果與比較 ……………………………………………...……………………59 第五章 結論及展望 …..……………………………………………………………………………..654796244 bytesapplication/pdfen-US延遲線環狀計數器delay linering counterthesishttp://ntur.lib.ntu.edu.tw/bitstream/246246/57484/1/ntu-93-R91943057-1.pdf