國立臺灣大學電子工程學研究所陳少傑2006-07-262018-07-102006-07-262018-07-102002-07-31http://ntur.lib.ntu.edu.tw//handle/246246/19972本總計畫涵蓋下列各項研究項目：子計 畫一之單晶片系統之接線分析與平面規劃之 研究) ，子計畫二之單晶片系統之時脈樹合 成方法論，子計畫四之單晶片系統之正規驗 證方法論與工具設計，子計畫五之單晶片系 統之相輔設計，及子計畫七之JPEG-2000 單 晶片系統的設計與實現。 本研究之進行是由總計畫與子計畫間分 工合作，相輔相成，共同完成”百萬閘單晶片系 統之設計方法論”總體目標。子計畫七的 JPEG-2000 SOC 晶片設計過程可用子計畫四、 五的Formal Verification, Hardware/Software Codesign 等研究成果來進行系統軟硬體分割， 相輔驗證。亦可用子計畫一、二的Interconnect Analysis and Floorplanning, 及Clock Tree Synthesis 等研究成果來完成晶片設計之平面規 劃，時脈樹合成。經由子計畫七的JPEG-2000 SOC 系統晶片設計，從而驗證子計畫一、二的 EDA 工具及子計畫四、五 的HW-SW Codesign 工具為可行，再輔以CIC 所提供之IC Design Tools，即可建立起完整之 SOC 設計流程(Design Flow)。application/pdf161818 bytesapplication/pdfzh-TW國立臺灣大學電子工程學研究所reporthttp://ntur.lib.ntu.edu.tw/bitstream/246246/19972/1/902215E002008.pdf