闕志達臺灣大學：電子工程學研究所楊家驤Yang, Chia-HsiangChia-HsiangYang2007-11-272018-07-102007-11-272018-07-102004http://ntur.lib.ntu.edu.tw//handle/246246/57453在論文中，針對適用於RF-ID(Radio Frequency Identification)與感測器網路(Sensor network)的短距離、低必v通訊提出一低複雜度的脈波式超寬頻(Ultra-wideband, UWB)基頻收發機架構。由於低必v消耗與低成本目標，在設計階段時我們就將硬體複雜度納入考量，一個由規律封包前端(Regular preamble)、編碼封包前端(Coded preamble)與資料所組成的實體層封包架構被設計用來簡化接收機設計。在規律封包前端階段，相關器組與脈波峰值搜尋器在脈波重覆週期內負責找出脈波精確位置；在編碼封包前端階段，Golay碼匹配濾波器與符元邊界偵測器共同運作來尋找符元邊界；到了資料階段，資料回復電路透過相關器直接回復資料。另外，接收機還包括由早遲迴路所構成的時序回復電路以克服發射與接收機間取樣頻率誤差所造成的時序飄移。模擬結果顯示所提出的收發機架構在真實多重路徑通道下運作良好。數種低必v技巧從架構層級至電路層級被用於電路設計中，最後晶片面積約為1.6 x 1.7 mm2使用UMC 0.18 um 1P6M CMOS製程，佈局後模擬結果顯示晶片核心必v消耗為13mW，操作於62.5MHz，核心電壓1.8-V。In this work, we propose a low-complexity transceiver architecture for impulse-radio ultra-wideband (UWB) communication that focuses on short range, low power applications such as radio frequency identification (RF-ID) and sensor network. Since power and cost are the main design issues, hardware simplicity is taken into account early in the design stage. A physical-layer packet format made up of regular preamble, coded preamble and data is proposed to facilitate receiver design. In the regular preamble stage, a bank of correlators and a peak searcher are responsible for finding the exact pulse position within a pulse repetition interval. During the coded preamble stage, a Golay code matched filter and a symbol boundary detector work together to search for the symbol boundary. Finally, a data recovery block recovers the data using a correlator. In addition, the receiver includes an early-late timing tracking loop that can overcome timing offset between the receiver clock and the received signal. Simulation results show that the transceiver functions as expected in realistic multipath channels. Several low-power techniques from architectural level to circuit level have been applied in circuit design. The final receiver chip is designed in a 0.18 um CMOS process and its die size is about 1.6 x 1.7 mm2. Post-layout simulation shows that the receiver chip’s core power consumption is 13mW when it operates at 62.5MHz clock rate from a 1.8-V supply voltage.目錄： i 圖示列表： v 表格列表： ix 第一章 緒論 1 I.1 動機 1 I.2 超寬頻(UWB)介紹 3 I.3 現有超寬頻系統介紹 4 I.3.1 多重頻帶－正交分頻多工(MB-OFDM) 5 I.3.2 直接序列－分碼多工(DS-CDMA) 9 I.3.3 脈波式(Impulse-radio) 11 I.4 論文組織介紹 13 第二章 超寬頻收發機系統 15 II.1 系統簡介 15 II.1.1 計畫架構 15 II.1.2 天線與系統 16 II.1.2.1 系統分析 16 II.1.2.2 天線 18 II.1.2.3 低雜訊放大器 19 II.1.3 類比前端 21 II.1.3.1 脈波產生器 21 II.1.3.2 寬頻放大器 21 II.1.3.3 類比數位轉換器 22 II.1.3.4 時脈產生器 22 II.1.4 數位基頻處理電路 23 II.2 訊號設計 23 II.2.1 脈波波形 23 II.2.2 調變與多重存取方式 28 II.2.3 封包設計 30 II.2.3.1 封包架構 31 II.2.3.2 規律封包前端(Regular Preamble) 31 II.2.3.3 編碼封包前端(Coded Preamble) 31 II.2.3.4 資料 38 II.3 通道模型 38 II.3.1 多重路徑通道 39 II.3.2 加成性白色高斯雜訊(AWGN) 43 II.3.3 時序飄移(Timing Offset) 43 第三章 基頻收發機設計 45 III.1 發射機設計 45 III.2 接收機設計 46 III.2.1 相關器組與脈波峰值搜尋器 47 III.2.2 匹配濾波器 49 III.2.3 符元邊界偵測器 50 III.2.4 資料回復電路 54 III.2.5 時序回復電路 55 III.2.6 參數掃瞄電路 56 III.2.7 接收機與發射機控制單元 57 III.3 系統定點數模擬 59 第四章 晶片實體設計 63 IV.1 設計流程簡介 63 IV.2 系統模擬 64 IV.3 可程式化邏輯陣列(FPGA)驗証 64 IV.4 低必v設計 65 IV.4.1 硬體化簡 66 IV.4.2 硬體共用 67 IV.4.3 閘控時脈 68 IV.5 邏輯合成 73 IV.6 繡m與繞線 73 IV.7 佈局驗証 73 IV.8 測試考量 74 IV.8.1 掃瞄鍊 74 IV.8.2 必v測試 74 IV.8.3 基頻收發機自我測試 75 IV.8.4 測試流程 75 IV.9 晶片模擬結果 76 IV.10 晶片總結 77 第五章 系統比較 81 第六章 結論與展望 87 參考資料 891155568 bytesapplication/pdfen-US超寬頻編碼封包前端時序飄移脈波式符元邊界規律封包前端Golay碼regular preambleultra-widebandtiming offsetGolay codeimpulse-radiosymbol boundarycoded preamblethesishttp://ntur.lib.ntu.edu.tw/bitstream/246246/57453/1/ntu-93-R91943002-1.pdf