曹恆偉臺灣大學：電子工程學研究所陳怡仁Chen, Yi-ZenYi-ZenChen2007-11-272018-07-102007-11-272018-07-102004http://ntur.lib.ntu.edu.tw//handle/246246/57216摘要 在本論文中，介紹了好幾種架構的時序產生器和延遲鎖相迴路。在時序產生器的設計中，很難同時達到高解析度，程式化延遲範圍大，和小的初始延遲。我們提出一種混合式時序產生器架構。在延遲鎖相迴路的設計中，數位式架構比起傳統類比式的優點是系統的穩定度較不易受到製程變異的影響，而且較能達到大範圍的延遲時間。 而我們提出一種具鎖定偵測演算法的數位式鎖相迴路，以台積電0.35微米CMOS製程實現微調時序產生器。 在以台積電0.25微米CMOS標準單元製程實現粗級時脈產生器中，它的架構以計數器陣列方式實現。我們使用進位預測機制來增加它的操作頻率。操作頻率並不會因計數位元增加而減少。Abstract In this thesis, several architectures of timing generator and delay locked loop are introduced. In timing generator design, it is hard to fulfill high resolution, wide programmable delay range and intrinsic delay at the same time. We proposed a mixed architecture of timing generator. In delay locked loop design, the advantage of the digital architecture over traditional analog one are that system stability is independent on process variation and wide tunable delay range is possible. And a new digital delay locked loop with lock-detecting algorithm is presented to realize a fine timing generator by TSMC 0.35um CMOS process. In coarse timing generator implemented with TSMC 0.25um CMOS standard cell process, its architecture is realized by counter array. We using carry prediction mechanism to increase its operation frequency. The operation frequency has nothing to do with the bit count of the counter.目錄 第一章 序論 1-1 ATE 架構示意圖 2 1-2 數位訊號輸入前端模組簡介 3 1-3 論文架構 6 第二章 時序產生器的架構 7 2-1時序產生器的簡介 7 2-2時序產生器的架構 9 2-2-1絕對延遲時序產生器 10 2-2-2相對延遲時序產生器 13 2-2-3混合型時序產生器 18 2-3本論文所提出時序產生器的架構 19 第三章 延遲鎖相迴路 21 3-1簡介 21 3-2 類比式延遲鎖相迴路 22 3-3 數位式延遲鎖相迴路 29 3-4 類比式與數位式延遲鎖定迴路比較 35 3-5 本論文所提出的延遲鎖相迴路架構分析和系統時脈抖動效應的討論 37 3-5-1 系統規格 38 3-5-2 量化誤差的分析與修正 38 3-5-3數位控制量化誤差延遲鎖定迴路 43 3-5-4 系統時脈抖動(jitter)分析 44 3-5-5 鎖定偵測器的演算法設計 48 3-5-6 SystemView模擬系統的方塊圖與結果 55 3-6 系統規劃 59 第四章 電路設計與模擬 61 4-1 數位控制誤差量化延遲鎖相迴路 61 4-4-1 相位比較器 61 4-4-2 數位控制延遲單元的電路 64 4-4-3 窄波產生器 67 4-4-4 時脈樹狀分佈 69 4-4-5倍頻電路 70 第五章 高速計數器電路設計與模擬 73 5-1 十位元高速同步計數器的設計 73 5-2 傳統的計數器 74 5-3 我們所提出高速計數器的架構 78 5-4 所設計各計數器單元的架構 80 5-5 佈局後模擬 (post-simulation) 結果 83 5-6 晶片規格與佈局圖 85 5-7 各計數器效能比較 87 第六章 結論 89 6-1總結 89 6-2 未來方向 90 參考資料 91en-US數位控制量化誤差延遲鎖相迴路digital control quantized delay locked loopthesis