李肇林臺灣大學：資訊工程學研究所林俊穎Lin, Chun-YingChun-YingLin2007-11-262018-07-052007-11-262018-07-052004http://ntur.lib.ntu.edu.tw//handle/246246/53876雖然現今中央處理器CPU技術快速發展,但是系統平台的效率卻始終無法成等比增長。究其原因,是記憶體的發展速度始終無法跟上CPU的發展腳步,導致愈來愈多程式的運作不是受限於系統平台計算能力,而是受限於記憶體的頻寬效率。 而系統上記憶體的頻寬效率除了取決於它本身的實體規格限制外,更重要的是它的運作模式(mode of operation)設定是否正確。所以本論文提供一種解決方案歸劃記憶體在最佳模式運作,藉由實際在開機過程中自動調整及偵測、測試與微調歸劃記憶體的相關設定,包括DRAM Timing、記憶體時序、運作模式、Burst Length、Bank Interleaving與尋找最佳資料擷取點(Data Strobe)等設定來達到記憶體設備效能及相容性之最佳化。Computer CPUs are getting faster much more quickly than computer memory systems .As this progress; more and more programs will be limited in performance by the memory bandwidth of the system, rather than by computational performance of the CPU. As a result of the mode of computer memory systems operation will affect both the compatibility and performance of the system. This paper will offer a solution to optimize the compatibility and performance of memory systems by auto-detecting and configuring memory systems operation mode in the system boot sequence.目 錄 1 .緒論 - 6 - 1.0 研究動機與目的 - 6 - 1.1 研究背景與方向 - 7 - 1.2 解決現有系統缺點 - 8 - 1.3 初始化記憶體介紹 - 12 - 2 .NTUDDR Enhanced Solution系統設計 - 15 - 2.0 系統設計源由 - 15 - 2.1 系統設計架構 - 19 - 2.1.1 Detection Stage - 20 - 2.1.1.1 安全模式-預設安全參數 - 21 - 2.1.1.2 安全模式-偵測DRAM位置及數目 - 22 - 2.1.1.3 正常模式-調整DRAM Frequency - 23 - 2.1.1.4 正常模式-調整記憶體時序及運作模式 - 25 - 2.1.1.5 DDR 運作模式-Burst Length & Bank Interleaved - 26 - 2.1.1.6 DRAM Timing-CAS Latency - 28 - 2.1.1.7 DRAM Timing-tRCD,tRRD - 29 - 2.1.1.8 DRAM Timing -tRAS, tRP, tRFC - 30 - 2.1.1.9 調整DQS(Data Strobe資料擷取點) - 31 - ☆ NTUDDR Enhanced Solution調整DQS - 35 - 2.1.1.10 Memory Sizing - 41 - 2.1.2 Optimal Stage - 42 - 2.1.2.1 Optimal DRAM Clock Frequency - 43 - 2.1.2.2 Optimal Operation Mode & CAS Latency - 44 - 2.1.2.3 Optimal Trcd - 45 - 2.1.2.4 Optimal Tras - 46 - 2.1.2.5 Optimal Trp - 46 - 2.1.2.6 Optimal Trfc - 47 - 2.1.2.7 Optimal Trrd - 47 - 2.1.2.8 Optimal DRAM Command Rate - 48 - 3 . NTUDDR Enhanced Solution建置與實作 - 49 - 3.0 建置構想 - 49 - 3.1 建置平台 - 50 - 3.2 程式建置 - 51 - 3.3 程式架構 - 52 - 3.4 程式流程 - 54 - 3.4.1 NTUDDR_INIT - 55 - 3.4.2 Detection_stage - 56 - 3.4.2.1 rough_detecting - 57 - 3.4.2.2 Optimal_detecting - 58 - 3.4.3 Optimal_stage - 60 - 3.5 遭遇困難與解決方式 - 62 - 3.5.1 開機時間過長 - 62 - 3.5.2 無法使用Stack - 62 - 3.5.3 無法單獨調高單一DDR參數 - 63 - 3.5.4 memory test取樣數 - 63 - 3.5.5 調整DQS實作 - 64 - 3.5.6 SPD沒有記載Clock Frequency - 70 - 3.5.7 動態可調範圍太廣 - 71 - 4 .NTUDDR Enhanced Solution驗證與測試 - 72 - 4.0 測試平台設備 - 72 - 4.1 測試軟體 - 73 - 4.2 測試流程 - 74 - 4.3 測試報告 - 76 - 4.3.1 DDR266: M368L1713PT1-CA2 - 76 - 4.3.2 DDR266: MT8VDDT864AG-265A2 - 77 - 4.3.3 DDR266: NT5DS16M8AT-75B - 78 - 4.3.4 DDR333: MD34512PPS3208GRPA01 - 79 - 4.3.5 DDR333: M2U51264D88HB3G-6K - 80 - 4.3.6 DDR400: MD44256PQ3208GDPA01 - 81 - 4.3.7 DDR400: MD44256PPS3208GRPA01 - 83 - 4.4 測試報告結論 - 84 - 4.4.1 效能測試結論 - 85 - 4.4.2 相容性測試結論 - 86 - 5 .未來發展工作 - 88 - 6 .參考文獻 - 89 -825685 bytesapplication/pdfen-US記憶裝置memory devicethesishttp://ntur.lib.ntu.edu.tw/bitstream/246246/53876/1/ntu-93-P90922005-1.pdf