闕志達臺灣大學：電子工程學研究所吳孟豪Wu, Meng-HauMeng-HauWu2007-11-272018-07-102007-11-272018-07-102005http://ntur.lib.ntu.edu.tw//handle/246246/57379在本論文中，我們基於Reconfigurable ASIC的概念提出了一個適用於正交分頻多工系統的可重配置架構，其目前可支援DVB-T、IEEE 802.11a以及IEEE 802.16-2004三種不同規格，並且保有對其它正交分頻多工系統的擴充性。本可重配置架構支援的功能包括，可支援64到8192點的快速傅利葉轉換，不同規格的星座圖對應符元轉換，符元時序偵測，載波頻率偏移與取樣時脈偏移估測，載波頻率偏移與取樣時脈偏移追蹤迴路，通道估測與等化。其中的創新包括，新的快速傅利葉轉換架構—管線記憶體式架構，以及新的符元時序細估演算法。而有效的架構整合包括，整數載波頻率偏移估計一律在頻域執行，以及取樣時脈偏移補償一律在頻域執行。經由模擬證明，本可重配置架構在不同通訊系統的表現與固定式硬體架構(dedicate hardware)相差無幾，但在硬體的使用上卻更有效率，也符合所預設的目標。In this thesis, we propose a reconfigurable architecture, which is based on the concept of reconfigurable ASIC, for OFDM-based wireless communication systems. DVB-T, IEEE 802.11a and IEEE 802.16-2004 are now supported, and the extension ability to other OFDM-based systems is given as well. Our system provides reconfigurable FFT for different FFT size – 64 to 8192, simple transition rule for constellation mapping, symbol timing detection, carrier and sampling frequency offset estimation and tracking loop, and channel estimation and equalization. The innovations are new FFT architecture --- pipeline-RAM-based, and new algorithm for symbol timing detection. The efficient integration includes all the integer carrier frequency offset estimation and sampling clock offset compensation are operated in frequency domain. Our architecture is proved by simulation to provide almost the same performance to dedicate hardware for different communication systems, and with higher hardware efficiency.圖示列表 i 表格列表 v 第一章 緒論 1 1.1 研究動機 1 1.2 研究目標 2 1.3 軟體無線電介紹 2 1.4 正交分頻多工通訊系統簡介 5 1.4.1 DVB-T 5 1.4.2 IEEE 802.11a 8 1.4.3 IEEE 802.16-2004 9 1.5 論文組織 11 第二章 正交分頻多工調變與多模式通訊電路技術 13 2.1 正交分頻多工調變 13 2.2 多模式通訊電路技術 15 2.2.1 Reconfigurable ASIC 15 2.2.2 Coarse-Grained Configurable PE 16 2.2.3 DSP and FPGA 18 2.2.4 Heterogeneous Processor 19 2.2.5 各式電路技術之比較 21 第三章 基頻通道模型與系統參數 25 3.1 基頻通道模型 25 3.1.1 多重路徑通道 (Multipath Channel) 26 3.1.2 取樣時脈偏移 (Sampling Clock Offset, SCO) 28 3.1.3 載波頻率偏移 (Carrier Frequency Offset, CFO) 29 3.1.4 加成性白色高斯雜訊 (AWGN) 30 3.2 系統參數與通道模型 31 3.2.1 DVB-T 31 3.2.2 IEEE 802.11a 34 3.2.3 IEEE 802.16-2004 35 3.2.4 本系統參數 38 第四章 基頻收發機系統設計 39 4.1 收發機系統架構 39 4.1.1 傳送機架構 39 4.1.2 接收機架構 40 4.2 信號星座圖與符元對應 (Signal Constellation and Symbol Mapping) 41 4.3 初始同步估測 (Initial Synchronization) 44 4.3.1 符元時序粗估 (Coarse Symbol Timing Detection) 44 4.3.2 分數載波頻率偏移估測 (Fractional CFO Estimation) 47 4.3.3 整數載波頻率偏移估測 (Integer CFO Estimation) 48 4.3.4 符元時序細估 (Fine Symbol Timing Detection) 51 4.4 載波頻率偏移與取樣時脈偏移追蹤迴路 (CFO & SCO Tracking Loop) 59 4.4.1 聯合加權最小方差估測 (Joint Weighted Least Square Estimation) 59 4.4.2 迴路濾波器 (Loop Filter) 62 4.4.3 載波頻率偏移與取樣時脈偏移補償 (CFO & SCO Compensation) 62 4.5 通道估測與等化 (Channel Estimation and Equalization) 63 4.5.1 通道估測 (Channel Estimation) 63 4.5.2 頻域等化器 (Frequency Domain Equalizer, FEQ) 64 4.6 相位調整 (Phase Modification) 65 4.7 模擬結果 65 4.7.1 符元時序粗估與分數載波頻率偏移估測結果 65 4.7.2 整數載波頻率偏移估測結果 74 4.7.3 載波頻率偏移與取樣時脈偏移追蹤迴路模擬結果 75 4.7.4 系統模擬結果與比較 77 第五章 基頻收發機電路設計 81 5.1 可重配置快速傅利葉轉換電路設計 81 5.1.1 快速傅利葉轉換演算法 81 5.1.2 快速傅利葉轉換硬體架構介紹 86 5.1.3 不同架構之快速傅利葉轉換硬體效能比較 90 5.1.4 記憶體位置產生器 (Memory Address Generator) 97 5.1.5 電路設計 101 5.2 符元時序粗估與分數載波頻率偏移估測電路 102 5.3 整數載波頻率偏移估測電路 104 5.4 符元時序細估電路 106 5.5 聯合加權最小方差估測與迴路濾波器電路 107 5.6 系統定點數模擬 108 第六章 結論與展望 121 參考資料 1234758991 bytesapplication/pdfen-US正交分頻多工可重配置架構OFDMreconfigurable architecturethesishttp://ntur.lib.ntu.edu.tw/bitstream/246246/57379/1/ntu-94-R92943002-1.pdf