曹恆偉Tsao, Hen-Wai臺灣大學:電信工程學研究所林楚耘Lin, Chu-YunChu-YunLin2010-07-012018-07-052010-07-012018-07-052008U0001-2507200818244100http://ntur.lib.ntu.edu.tw//handle/246246/188239本論文主要針對百億位元乙太網路系統（10GBASE-T Ethernet System, IEEE 802.3an），提出在non-loop timing操作方式下所需之符元時脈回復機，並針對時脈誤差偵測器和內插器架構，進行深入分析與探討；使用典型架構（單一數位鎖相迴路與數個延遲鎖定迴路混合使用），以及所提出基於平均取樣相位所設計之符元時脈回復機，達成10GBASE-T系統四對線同步之目標；此外設計一種可減少迴路延遲之符元時脈回復機，降低時脈回復機輸出時脈抖動，並增加系統回復較高類比數位轉換器取樣時脈誤差之能力。藉由適用於10GBASE-T系統之接收機，評估所回復時脈，對於通道等化機制及串音干擾消除效能影響，在模擬結果中可發現，本論文所提出之架構均符合系統所需最小決策點訊噪比，可確保達到10GBASE-T規格中對於位元錯誤率之要求。This thesis proposes a symbol timing recovery architecture using non-loop timing scheme for 10GBASE-T Ethernet System (IEEE 802.3an). The timing error detector and the interpolator architecture are discussed in this thesis. In order to achieve the four-pair synchronization in the 10GBASE-T Ethernet System, two symbol timing recovery architectures are presented, including conventional (a single digital phase-locked loop accompanies with multiple delay-locked loops) one and average sampling phase one. In addition, a symbol timing recovery with reduced loop delay is proposed. It is able to lower the jitter of the recovered symbol clock and recover larger sampling frequency offset at the analog-to-digital converter. The performance of these symbol timing recovery architectures is compared in terms of the decision point signal-to-noise ratio (dpSNR) of an existing software 10GBASE-T receiver architecture. Simulation results show that the proposed architectures can meet the requirement of minimum dpSNR and achieve the bit-error-rate specification in the standard.摘要 Ibstract III錄 V目錄 IX目錄 XI寫對照表 XIII一章 序論 1.1. 10GBASE-T之優勢 1.2. 時脈回復機簡介 2.2.1. Loop Timing 4.2.2. Non-Loop Timing 5.3. 論文組織介紹 6二章 10GBASE-T系統概觀 9.1. 基頻通道模型 9.2. 傳送機架構介紹 10.2.1. 系統頻寬 12.2.2. 訓練序列 12.2.3. 64B/65B擾亂器 13.2.4. DSQ128和LDPC 13.2.5. 湯林森-河洛緒預編碼 15.3. 接收機架構 18.3.1. 符元時脈回復機 18.3.2. 數位訊號處理機 19.4. 起始流程 20.5. 硬體實現複雜度 21三章 時序議題 25.1. 取樣頻率偏移議題 25.2. 取樣相位誤差議題 26.3. 時脈抖動議題 27.4. 迴路延遲議題 30.5. 四對線取樣議題 30四章 符元時脈回復機架構設計 33.1. 訓練序列同步 33.1.1. 交相關偵測法 34.1.2. 臨界值之決定 35.2. 依據Non-Loop Timing設計之符元時脈回復機 36.2.1. 時脈誤差偵測器 36.2.2. 內插器與時脈補償控制 47.2.3. 迴路濾波器與鎖相迴路之線性模型 59.3. 10GBASE-T系統之四對線同步 61.3.1. 典型數位鎖相迴路與延遲鎖定迴路混合之Non-Loop Timing架構符元時脈回復機 62.3.2. 基於平均取樣相位之Non-Loop Timing架構符元時脈回復機 66.3.3. 適用於四對線同步之內插器架構 70.4. 具有低迴路延遲之符元時脈回復機架構 71.4.1. 架構設計 72.4.2. 模擬結果 76五章 符元時脈回復機模擬結果 79.1. 典型與平均取樣相位之符元時脈回復機比較 79.2. 內插器硬體需求 83.3. 具有低迴路延遲之時脈回復機模擬結果 85.4. 通道等化器之係數解析度分析 87.5. 成果展示 88六章 結論與未來展望 91.1. 結論 91.2. 未來展望 92考資料 931650932 bytesapplication/pdfen-US百億位元乙太網路符元時脈回復機時脈誤差偵測器內插器迴路延遲10GBASE-T (IEEE 802.3an) Ethernet SystemSymbol Timing RecoveryNon-Loop TimingTiming Error DetectorInterpolatorLoop Delaythesishttp://ntur.lib.ntu.edu.tw/bitstream/246246/188239/1/ntu-97-R95942123-1.pdf