https://scholars.lib.ntu.edu.tw/handle/123456789/310569
標題: | A Temporal Assertion Extension to Verilog | 作者: | K. H. Chang W. T. Tu Y. J. Yeh S. Y. Kuo SY-YEN KUO |
公開日期: | 十月-2004 | 起(迄)頁: | 499-504 | 來源出版物: | 2nd International Symposium on Automated Technology for Verification and Analysis(ATVA04) | URI: | http://scholars.lib.ntu.edu.tw/handle/123456789/310569 | DOI: | 10.1007/978-3-540-30476-0_45 |
顯示於: | 電機工程學系 |
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