https://scholars.lib.ntu.edu.tw/handle/123456789/341353
標題: | Power efficient low latency survivor memory architecture for viterbi decoder | 作者: | AN-YEU(ANDY) WU Chu, C.-Y. Huang, Y.-C. AN-YEU(ANDY) WU |
公開日期: | 2008 | 起(迄)頁: | 228-231 | 來源出版物: | 2008 International Symposium on VLSI Design, Automation, and Test, VLSI-DAT | URI: | http://www.scopus.com/inward/record.url?eid=2-s2.0-50649099265&partnerID=MN8TOARS http://scholars.lib.ntu.edu.tw/handle/123456789/341353 |
DOI: | 10.1109/VDAT.2008.4542454 |
顯示於: | 電機工程學系 |
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