https://scholars.lib.ntu.edu.tw/handle/123456789/501928
標題: | Layout techniques for on-chip interconnect inductance reduction. | 作者: | Tu, Shang-Wei Jou, Jing-Yang Chang, Yao-Wen YAO-WEN CHANG |
公開日期: | 2004 | 起(迄)頁: | 269-273 | 來源出版物: | Proceedings of the 2004 Conference on Asia South Pacific Design Automation: Electronic Design and Solution Fair 2004, Yokohama, Japan, January 27-30, 2004 | URI: | https://scholars.lib.ntu.edu.tw/handle/123456789/501928 | DOI: | 10.1109/ASPDAC.2004.127 |
顯示於: | 電信工程學研究所 |
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